研究背景
高质量的金属-半导体接触对于半导体器件的性能和操作至关重要，尤其是基于超薄2D半导体的器件。例如，随着2D半导体基场效应晶体管(FET)中沟道材料的厚度逐渐减小，源极和漏极中金属-半导体界面的接触电阻将逐渐升高，最终主导FET的性能。与金属和块材半导体之间的接触相比，2D半导体的超薄特性使其金属-半导体接触更容易受到化学键和界面态的费米能级钉扎。通常，通过转移金属电极或外延生长2D金属性材料，避免在传统接触的制造过程中产生界面态，范德华(vdWs)接触可以有效地解决金属/2D半导体界面中的费米能级钉扎问题（图1）。然而，在大多数vdWs接触中，转移的金属电极或外延生长的2D金属性材料只能降低肖特基势垒高度，但不能完全消除，这是由于金属功函数和半导体电子亲和势（或电离势）之间不可避免的能量差。解决传统硅基电子器件中此类问题的有效策略是在硅半导体中重掺杂以减小肖特基势垒宽度，从而通过隧穿电流提高载流子界面输运效率。尽管如此，由于掺杂不稳定性和晶格破坏，一般的硅基掺杂技术（例如原子取代和离子注入）不适用于超薄2D半导体。虽然表面电荷转移掺杂，如化学吸附和分子处理，可以改变2D半导体的电子结构，但其进一步发展也受到不稳定性和低精度的严重限制。因此，开发稳定有效的优化策略来减小肖特基势垒宽度对于降低vdWs接触的肖特基势垒至关重要。
成果介绍
有鉴于此，近日，北京科技大学张跃院士和张铮副教授（共同通讯作者）团队报道了一种有效的分子优化策略来升级通用的vdWs接触，实现接近零的肖特基势垒并构建高性能电子器件。分子处理可以诱导p型半导体中的缺陷修复效应并进一步提高空穴密度，从而有效减小肖特基势垒宽度并提高载流子界面输运效率。优化的Au/WSe2接触具有≈2.17 nm的超薄肖特基势垒宽度和≈9 kΩ µm的出色接触电阻，在化学气相沉积生长的WSe2薄片中实现了≈148 cm2 V-1 s-1的超高场效应迁移率。与传统的化学处理不同，这种分子提升策略不会留下任何残留物，并在>200 ℃下显示出高温稳定性。此外，肖特基势垒优化可以推广到其他金属-半导体接触，包括1T-PtSe2/WSe2、1T'-MoTe2/WSe2、2H-NbS2/WSe2和Au/PdSe2，定义了一种简单、通用且可扩展的方法来减少接触电阻。文章以“Molecule-Upgraded van der Waals Contacts for Schottky-Barrier-Free Electronics”为题发表在顶级期刊Advanced Materials上。
图文导读
图1. 分子提升的vdWs接触和传统蒸发接触的制造工艺。
图2. 三种接触状态WSe2 FET的性能比较。（a）三种接触状态WSe2 FET的原子结构图。（b）具有蒸发和转移Au接触的少层WSe2 FET的示意图和光学显微镜图像。（c）蒸发、转移和处理转移的WSe2 FET的输出曲线与栅极电压的关系。（d）相应三个接触状态FET的转移曲线。（e）提取的开/关电流比和场效应迁移率。（f）200 ℃退火、PSS处理和重新退火的WSe2 FET#2的转移曲线。
WSe2 FET的金属-半导体接触提升是从Au金属制备和WSe2空位修复的两面进行的（图1和2a）。Au金属制备的第一个策略是转移的Au电极代替蒸发的Au电极，以避免额外的界面损伤，这可能导致偏离设计的肖特基势垒和大的接触电阻。其次，硫族元素原子空位是2D过渡金属硫族元素化合物中最常见的缺陷类型，消除这种空位很重要。在此，聚（3,4-亚乙基二氧噻吩）：聚（4-苯乙烯磺酸钠盐）（PEDOT：PSS）诱导的硒（Se）空位修复效应被用来显著降低WSe2薄片的Se空位密度。通常，CVD生长的WSe2薄片中广泛分布的Se空位被认为起到电子掺杂的作用，这表明减少Se空位可以增加空穴密度。在WSe2纳米带上构建具有不同金属-半导体接触的两种接触FET（图2b）。其中，左侧两个Au电极直接通过热蒸发沉积进行比较，右侧两个Au电极精确转移形成缺陷较少的vdWs接触。通常，蒸发电极的常规接触制造会涉及大量的晶格缺陷、化学键和界面态，导致严重的费米能级钉扎。此外，系统地表征了这些具有不同金属-半导体接触的三种FET的电学特性（图2c-e）。转移的WSe2 FET在VD=-5 V时表现出更高的导通电流，≈11 µA µm-1，比蒸发器件的≈4 µA µm-1更高。通过PEDOT:PSS处理诱导的原位缺陷修复，导通电流从≈11进一步增加到≈26 µA µm-1。通过缩短沟道长度，VD=-4 V时的导通电流可以提高到≈229 µA µm-1。图2d中的转移曲线也显示出类似的现象，即通过金属电极制造和半导体空位修复的全面提升策略，电学性能逐渐改善。PEDOT:PSS处理将转移的FET的阈值电压VTH从≈3移动到≈12 V（图2d），表明该处理可以诱导（减少）WSe2薄片中的空穴（电子）掺杂。PEDOT:PSS处理前后的空穴密度N2D分别为≈2.16×1011和≈8.63×1011 cm-2。
还分析了FET的其他参数。在图2e中，场效应迁移率μ分别计算为≈22、≈104和≈148 cm2 V-1 s-1。随着两种提升策略的逐渐加入，图2e中的开/关电流比也从≈5.0×105，经过≈2.8×106，最终增加到≈2.3×107。此外，经过 200 ℃真空再退火后，器件的电学性能没有下降到第一次退火器件的原始状态（图2f），表明处理引起的性能改进不能主要归因于PEDOT:PSS有机分子的吸附掺杂。以往关于常规化学掺杂的研究表明，高温退火会破坏吸附有机分子的材料结构，失去掺杂功能，最终恢复原始性能。这种性能增强效应的高温稳定性对于芯片应用来说是一个宝贵的优势，因为高端芯片经常遇到恶劣的高温工作条件。
图3. 性能增强机制的演示。（a）通过XPS测量的原子Se/W比。（b）三种接触状态WSe2 FET的能带结构。（c）栅极相关的势垒高度。（d）具有不同沟道长度的两组蒸发接触和转移接触WSe2 FET的光学显微镜图像和示意图。（e）通过传输长度法(TLM)提取三种接触的接触电阻。
为了探索PEDOT:PSS处理对WSe2薄片的缺陷修复效应，使用XPS来表征样品之间的差异。XPS数据（图3a）显示，硒与钨的原子比(Se/W)从≈1.90增加到≈1.94。在处理前后没有观察到与PSS成分相关的峰，表明PEDOT:PSS没有保留在WSe2样品的表面上。此外，没有观察到关于金属性1T'-WSe2的额外拉曼峰，表明PEDOT:PSS处理也没有诱导2H到1T'相变。因此，处理后电学性能的改善主要归因于晶格缺陷的修复，而不是相变或PEDOT:PSS残留的化学掺杂。三种接触FET的能带图如图3b所示。比较步骤(i)和(ii)，使用转移的Au电极代替蒸发的Au电极将大大降低肖特基势垒高度ΦSB。为了验证这一点，还通过可变温度输运研究测量了肖特基势垒高度ΦSB（图3c）。蒸发Au/WSe2和转移Au/WSe2接触的肖特基势垒高度分别为≈109和≈57 meV。比较步骤(ii)和(iii)，PEDOT:PSS处理应大大缩小肖特基势垒宽度W。在PEDOT:PSS处理后，转移Au/WSe2接触的肖特基势垒高度ΦSB从≈57到≈47 meV略微波动。转移Au/处理的WSe2接触的优化肖特基势垒高度≈47 meV，略低于报道的WSe2基肖特基结≈50 meV的最小值。除了肖特基势垒高度之外，还系统地研究了三种接触状态WSe2结的接触电阻（图3d和e）。随着两种优化策略的逐渐加入，归一化接触电阻Rc从≈86.5降低到≈23 kΩ µm，最终降低到9 kΩ µm。
图4. 通过处理提高CMOS反相器的性能。（a）具有30 nm Al2O3栅极电介质的Si衬底上，CMOS反相器的光学显微镜图像。（b）由n型MoS2 FET和p型WSe2 FET构成的CMOS反相器的相应示意图和电路图。（c&d）处理前后反相器的电压传递特性。（e&f）相应的电压增益。
接下来，还在CMOS反相器中探索了这种肖特基势垒优化策略的性能提升效果。CMOS反相器是通过分别采用CVD生长的少层WSe2和单层MoS2作为p型和n型沟道材料构建的（图4a）。相应的电路图和结构示意图如图4b所示。比较图4c和d，处理过的CMOS反相器将逻辑状态从“1”调节到“0”的能力明显强于制备的样品。图4e和f中还直观地显示了性能差异。在PEDOT:PSS处理后，VDD=4 V的电压增益也从≈9增加到≈16。这种性能改进可归因于处理引起的电学性能改进。
图5. 性能增强策略的通用化。（a-d）处理前后具有对称1T-PtSe2、1T'-MoTe2、2H-NbS2和蒸发Pd电极的CVD生长WSe2 FET的转移曲线。（e&f）处理前后，具有Au电极的剥离PdSe2和剥离WSe2 FET的转移曲线。
除了蒸发和转移的Au接触外，PEDOT:PSS处理也普遍适用于改善其他金属-半导体接触。选择金属性1T-PtSe2、金属性1T'-MoTe2、金属性2H-NbS2和蒸发的Pd电极来探索处理的通用性。具有对称1T-PtSe2、1T'-MoTe2和2H-NbS2电极的所有三个WSe2 FET都表现出p型特性（图5a-c）。PEDOT:PSS处理后，三个WSe2 FET的p型导通电流都有不同程度的增加。这意味着PEDOT:PSS处理可以显著降低1T-PtSe2/WSe2、1T'-MoTe2/WSe2和2H-NbS2/WSe2接触之间的金属-半导体肖特基势垒。与上述任何金属电极不同，具有蒸发Pd接触的WSe2 FET表现出双极性，并且主要是n型（图5d）。这种n型特征可归因于Pd电极蒸发过程中界面缺陷的n型掺杂效应。然而，在PEDOT:PSS处理之后，FET的输运行为仍然是双极性的，但主要是p型。此外，阈值电压从-25到-10 V向零偏移，这可归因于处理引起的WSe2沟道区的空穴掺杂。类似地，这种PEDOT:PSS处理的提升策略也可以提高其他p型半导体FET的空穴电导性能，包括剥离的PdSe2和剥离的WSe2 FET（图5e和f）。
总结与展望
本文通过稳定、高效且非残留的分子处理降低了肖特基势垒宽度，显著提高了基于p型2D半导体的FET和CMOS反相器的电学性能。本文提出的肖特基势垒减少机制是分子处理可以诱导p型半导体中预先形成的n掺杂缺陷的修复作用，从而通过增加空穴密度来减小肖特基势垒宽度。虽然这种提升策略涉及有机处理，但电学性能改善效果在长期真空储存和高温退火中均表现出出色的稳定性。本文的方法也适用于其他金属-半导体接触，并且与传统的CMOS制程兼容，推动了2D半导体基电子器件的更广泛应用。
文献信息
Molecule-Upgraded van der Waals Contacts for Schottky-Barrier-Free Electronics
(Adv. Mater., 2021, DOI:10.1002/adma.202104935)
文献链接：
https://onlinelibrary.wiley.com/doi/10.1002/adma.202104935